1.功能設(shè)計(jì)階段。

2.設(shè)計(jì)描述和行為級(jí)驗(yàn)證供能設(shè)計(jì)完成后，可以依據(jù)功能將SOC 劃分為若干功能模塊，并決定實(shí)現(xiàn)這些功能將要使用的IP 核。此階段將接影響了SOC 內(nèi)部的架構(gòu)及各模塊間互動(dòng)的訊號(hào)，及未來(lái)產(chǎn)品的可靠性。決定模塊之后，可以用VHDL 或Verilog 等硬件描述語(yǔ)言實(shí)現(xiàn)各模塊的設(shè)計(jì)。接著，利用VHDL 或Verilog 的電路仿真器，對(duì)設(shè)計(jì)進(jìn)行功能驗(yàn)證(functionsimulation，或行為驗(yàn)證 behavioral simulation)。注意，這種功能仿真沒有考慮電路實(shí)際的延遲，但無(wú)法獲得**的結(jié)果。

3.邏輯綜合確定設(shè)計(jì)描述正確后，可以使用邏輯綜合工具(synthesizer)進(jìn)行綜合。綜合過(guò)程中，需要選擇適當(dāng)?shù)倪壿嬈骷?kù)(logIC cell library)，作為合成邏輯電路時(shí)的參考依據(jù)。硬件語(yǔ)言設(shè)計(jì)描述文件的編寫風(fēng)格是決定綜合工具執(zhí)行效率的一個(gè)重要因素。事實(shí)上，綜合工具支持的HDL 語(yǔ)法均是有限的，一些過(guò)于抽象的語(yǔ)法只適于作為系統(tǒng)評(píng)估時(shí)的仿真模型，而不能被綜合工具接受邏輯綜合得到門級(jí)網(wǎng)表。

4.門級(jí)驗(yàn)證(Gate-Level Netlist Verification)

門級(jí)功能驗(yàn)證是寄存器傳輸級(jí)驗(yàn)證。主要的工作是要確認(rèn)經(jīng)綜合后的電路是否符合功能需求，該工作一般利用門電路級(jí)驗(yàn)證工具完成。注意，此階段仿真需要考慮門電路的延遲。

5.布局和布線布局指將設(shè)計(jì)好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布線則指完成各模塊之間互連的連線。注意，各模塊之間的連線通常比較長(zhǎng)，因此，產(chǎn)生的延遲會(huì)嚴(yán)重影響SOC的性能，尤其在0.25 微米制程以上，這種現(xiàn)象更為顯著。

 

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